AIDA-PEx : parasitic extraction on layout-aware analog integrated circuit sizing

05/19/2015

O trabalho descrito nesta dissertação enquadra-se na área científica de automação de projecto eletrónico, e foca a extração de parasitas no contexto do dimensionamento automático dos componentes de circuitos integrados analógicos. Encontrar uma solução para o dimensionamento do circuito que cumpra todas as especificações de performance depois da geração do layout é um processo demorado, que necessita de iterações não sistemáticas entre fases de projeto elétricas e físicas, o que aumenta bastante o tempo de desenvolvimento do projeto. No entanto, a performance de metodologias automáticas de dimensionamento de circuitos integrados com inclusão de componentes do layout é extremamente dependente da rapidez de execução das iterações. A avaliação de cada solução encontrada dentro do ciclo de otimização engloba três etapas principais: simulação do circuito, geração do layout e extração de parasitas. O extrator de parasitas proposto, denominado AIDA-PEx, foi desenvolvido com o intuito de ser embebido numa ferramenta de dimensionamento automático de circuitos integrados analógicos que incluí informação do layout durante a otimização, AIDA. O AIDA-Pex tem como objetivo principal fornecer estimativas precisas de componentes parasitas de modo a conduzir rapidamente o processo da otimização do circuito. Ao contrário de outros métodos disponíveis na literatura, o AIDA-Pex estima as capacidades e resistências de um layout simplificado que incluí os dispositivos e uma versão não detalhada das ligações entre eles, utilizando um método empírico suportado pelos dados retirados dos ficheiros da tecnologia. O AIDA-PEx usa os dados empíricos fornecidos juntamente com considerações geométricas para modelar os componentes parasitas num modelo 2.5-D. Os resultados experimentais são apresentados para o processo de dimensionamento da United Microelectronics Corporations (UMC) 0.13μm, e comparados com o extrator de parasitas Mentor Graphics’ Calibre®, referência nesta indústria. Nestes testes, 90% das soluções obtidas com a otimização tradicional não cumpriam as especificações depois do layout, comprovando a importância da metodologia proposta. The work presented in this dissertation belongs to the scientific area of electronic design automation (EDA) and addresses the parasitic extraction in automatic sizing of analog integrated circuits (ICs). The proposed innovative parasitic extractor, henceforward called AIDAPEx, was developed to be embedded in an in-house automatic layout-aware analog IC synthesis tool, AIDA, and has the main goal of providing accurate parasitic estimates to lead and accelerate the layout/parasitic-aware optimization of the circuit. Finding a circuit sizing solution that fulfills all performance specifications after circuit layout is a time-consuming task that requires non-systematic iterations between electrical and physical design steps, which increases the design time of analog ICs. Moreover, the performance of automatic layout-aware IC sizing methodologies is heavily dependent on the promptitude of the iterations. The in-loop evaluation of each tentative solution encompasses three main steps: circuit simulation, layout generation and parasitic extraction. The proposed approach, unlike previous approaches available in the literature, estimates the parasitic capacitances and resistances from a simplified layout that includes the floorplan and a non-detailed routing, using an empirical-based method supported by the data from the technology design kit (TDK) files. AIDA-PEx uses the provided empirical data and geometrical considerations to model the parasitic components of the devices’ terminals and routing paths for a complete 2.5-D extraction. Experimental results are presented for the United Microelectronics Corporations (UMC) 0.13μm design process and compared with the industry standard parasitic extractor Mentor Graphics’ Calibre®, which showed that 90% of the solutions needed the layout-aware approach to assure a correct post-layout simulation that meets all the specifications.

Authors in the community:

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  Bruno Camboias Cardoso

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  Nuno Cavaco Gomes Horta

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Mestrado em Engenharia Electrotécnica e de Computadores

electrical-engineering-electronic-engineering-information-engineering - Electrical engineering, electronic engineering, information engineering

Keywords

• Projecto de Circuitos Integrados Analógicos
• Projecto Assistido por Computadores
• Automação de Projecto Eletrónico
• Dimensionamento de Circuitos tendo em conta efeitos da Representação Física
• Extracção de Parasitas
• Analog Integrated Circuits Design
• Electronic Design Automation
• Computer-Aided Design
• Layout-Aware Circuit Sizing
• Parasitic Extraction

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Instituto Superior Técnico