Artigo De: orcid, scopus, cienciavitae
A flexible architecture for the computation of direct and inverse transforms in H.264/AVC video codecs
IEEE Transactions on Consumer Electronics
— 2011
Informações chave
Autores:
Publicado em
01/05/2011
Resumo
The H.264/AVC standard adopted improved transform and quantization procedures to enhance the compression performance. Such techniques also greatly increase the computational burden and the data processing rate requirements of video codecs, posing additional challenges when designing such systems. These issues are particularly relevant when high definition video contents must be processed or when real time operation is demanded. To face these challenges for multiple application domains, this thesis addresses the design of efficient hardware structures for the fast computation of the H.264/AVC transform and quantization operations. First, a new high performance and scalable multi-transform architecture capable of supporting various sets of transforms, including the whole H.264/AVC transformation procedure, is proposed. Then, a novel class of high performance architectures with a reduced hardware cost is presented for the realization of H.264/AVC forward, inverse and unified quantizers. Finally, it is presented an integrated transform and quantization architecture that enables the combined and autonomous computation of all the H.264/AVC transform and quantization procedures. The experimental evaluation conducted using a Xilinx Virtex-7 FPGA demonstrates the superior performance and hardware efficiency of the proposed architectures in comparison with the state of the art, which allow the processing of video sequences with resolutions up to the 4k UHDTV format in real time with a reduced hardware cost. A norma de vídeo H.264/AVC emprega novas técnicas de codificação de transformada e de quantização para aumentar ainda mais os seus fatores de compressao. A complexidade computacional e o ritmo de processamento destas ferramentas sao elevados, o que impoe restricoes adicionais no desenvolvimento de sistemas de codificacao de vídeo. Esta problematica assume especial relevancia no processamento de conteudos de elevada definicao ou em tempo real. Para dar uma resposta efetiva a estes desafios, nesta tese apresentam-se estruturas de hardware especializadas e de elevado desempenho que permitem realizar estas duas operacoes da norma H.264/AVC, de uma forma rapida e eficiente, para diversos domínios da codificacao de vídeo. Primeiramente, propoe-se uma arquitetura multi-transformada escalavel que e capaz de suportar diferentes conjuntos de transformadas bidimensionais, incluindo todas as transformadas adotadas pela norma. Depois, apresenta-se uma classe de arquiteturas com custos de hardware reduzidos para a realizacao de quantizadores diretos, inversos e unificados. Finalmente, introduzse uma arquitetura integrada de transformada e quantizacao que permite combinar e realizar de uma forma autónoma todas as operacoes de codificacao de transformada e de quantizacao definidas na norma. Os resultados experimentais relativos a implementacao destas arquiteturas numa FPGA Virtex-7 da Xilinx comprovam os seus elevados níveis de desempenho e taxas de utilizacao de hardware, que possibilitam a sua utilizacao no processamento em tempo real de conteudos vídeo com resolucoes ate ao formato 4k UHDTV.
Detalhes da publicação
Autores da comunidade :
Tiago Miguel Braga da Silva Dias
ist45202
Nuno Filipe Valentim Roma
ist14359
Versão da publicação
- Versão original do autor
Título do contentor da publicação
IEEE Transactions on Consumer Electronics
Primeira página ou número de artigo
936
Última página
944
Volume
57
Fascículo
2
GovDoc
101297149
Domínio Científico (FOS)
- Ciências da Computação e da Informação
Palavras-chave
- Video coding
- H.264/AVC standard
- Discrete Cosine Transform
- Quantization
- Real time and embedded systems
- Adaptable architecture
- Systolic array
- FPGA
- Codificacao de vídeo
- Norma de vídeo H.264/AVC
- Transformada Discreta do Co-seno
- Quantizacao
- Sistemas embebidos e de tempo real
- Arquitetura configurável
- Processador sistolico
Idioma da publicação (código ISO)
- Inglês
Identificador alternativo (URI)
http://www.scopus.com/inward/record.url?eid=2-s2.0-79960929422&partnerID=MN8TOARS
Acesso à publicação:
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