Methodology for qualification tool integration in verification environments

June 25, 2024

O desenvolvimento de circuitos integrados e System-on-Chips (SoC) envolve uma fase de verificação complexa e demorada para garantir a fiabilidade e funcionalidade do projeto. À medida que os projetos eletrónicos se tornam cada vez mais complexos e os prazos dos projetos mais rigorosos, os engenheiros de verificação enfrentam o desafio de maximizar a eficiência. O objetivo da verificação é detectar e resolver “bugs”, erros e problemas funcionais antes da fabricação. Este documento concentra-se na verificação baseada em simulação, amplamente adotada na indústria. A qualidade do ambiente de verificação é crucial, pois permite aos engenheiros criar e executar cenários de teste, monitorizar o comportamento do projeto e identificar possíveis erros. Para avaliar a eficácia da verificação, são utilizadas ferramentas de qualificação funcional, que fornecem métricas valiosas sobre a detecção de erros e a funcionalidade do projecto. No entanto, a integração dessas ferramentas no ambiente de verificação pode ser demorada, exigindo considerações no âmbito da compatibilidade e utilização eficiente de recursos. Esta tese propõe uma metodologia simplificada para a integração de ferramentas de qualificação funcional, minimizando tempo e esforço e maximizando os seus benefícios. Ao incorporar perfeitamente a ferramenta de qualificação, os engenheiros de verificação poderão monitorizar e avaliar continuamente o processo de verificação, obtendo informação em tempo real sobre a qualidade e a eficácia do ambiente de teste. Em última análise, a metodologia proposta visa aumentar a eficiência e a confiança da fase de verificação, levando a uma melhoria no projeto de circuitos integrados e SoC. The development of chips and System-on-Chips involves a complex and time-consuming verification phase to ensure design reliability and functionality. As electronic designs become increasingly intricate and project deadlines stricter, verification engineers face the challenge of maximizing efficiency. The objective of verification is to detect and resolve design bugs, errors and functional issues before manufacturing. This document focuses on simulation-based verification, widely adopted in the industry. The quality of the verification environment is crucial, as it allows engineers to create and execute test cases, monitor design behavior and identify potential errors. To assess verification effectiveness, functional qualification tools are employed, providing valuable metrics on bug detection and design functionality. However, integrating such tools into the verification environment can be time-consuming, requiring compatibility considerations and efficient resource utilization. This thesis proposes a streamlined methodology for the integration of functional qualification tools, minimizing time and effort while maximizing their benefits. By seamlessly incorporating the qualification tool, verification engineers can continuously monitor and evaluate the verification process, gaining real-time insights into the environment’s quality and effectiveness. Ultimately, the proposed methodology aims to enhance the efficiency and reliability of the verification phase, leading to improved chip and SoC designs.

Authors in the community:

• 

  M

  Miguel Alexandre Jorge Machado

  ist178025

Supervisors of this institution:

• 

  P

  Paulo Ferreira Godinho Flores

  ist12857

Mestrado em Engenharia Electrónica

electrical-engineering-electronic-engineering-information-engineering - Electrical engineering, electronic engineering, information engineering

Keywords

• Digital Design
• System-on-Chip
• Qualification Tool
• Verification Methodology
• Certitude
• Projeto Digital
• Ferramenta de Qualificação
• Metodologia de Verificação

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Instituto Superior Técnico